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五进制加法计数器的EDA技术应用

39度创意研究所 2020-09-11 11:54 次阅读
)技术是新兴的电子设计自动化工具,是目前世界电子设计的新技术方向和潮流[1]。在实验中,EDA作为一种重要的实验工具使传统数字电路实验的教学模式得到了改变,实验的操作过程得到了一定的简化。

1EDA技术基本特征

EDA作为现代电子设计的核心,以大规模可编程(FPGA千亿体育官网/COLD)为载体,以为工作平台,在EDA软件开发环境下,采用硬件描述语言HDL(HardwareDescripTIonLanguage)编写设计文件,而一系列的编译、综合及优化、布局、仿真[1],直到编程下载等工作都可自动的完成。的逻辑功能与器件无关,采用的是用硬件描述语言实现,在整个硬件设计的过程中就像软件设计一样方便高效,对设计者的硬件电路方面的知识需求较低,各可编程器件之间可移植性好,因此适合多个设计者协同分工设计,可缩短开发周期。EDA技术具备采用高级硬件语言描述的特点,能够实现系统级仿真具有较强的综合性能[1]。它主要采用的是“自顶向下”和并行工程的设计方法,使设计者一开始将产品生成周期、成本、质量、开发时间等一系列因素考虑到其中。然后系在对系统进行设计的时候,需要先从整体要求入手,“自顶向下”将整个系统设计划分为不同的功能。在设计中每个阶段都可进行仿真,并及时改正设计中发现的错误。高层次系统采用硬件描述语言,具体的门级逻辑电路网表文件需要用逻辑综合优化工具来产生,而专用或的实现是对应的物理级得到的。

我校EDA实验室主要采用的是QuartusII软件。QuartusII是Altera公司推出的一款综合性可编程逻辑器件开发软件,设计者可直接用硬件描述语言或原理图进行设计,对于内部器件不需要精通,且设计速度快。该软件主要的特点为:运行速度快、易学易用。

2EDA技术设计流程

EDA技术设计流程如图1所示。

(1)设计输入。一个设计项目可由单个或多个原文件组织而成,它们可以是原理图文件、混合输入文件、VHDL文本文件等。

(2)综合。综合的关键是将VerilogHDL的软件转化为硬件电路,使两者进行挂钩,完成综合必须借助EDA软件的综合器。对供应商提供的某一FPGA/CPLD千亿体育官网产品可针对其源文件进行综合。设计人员设计的逻辑电路图可利用EDA软件提供的逻辑综合和优化功能将其自动地转化为门级电路,同时还会生成对应的时序分析文件和网表文件。

(3)布线布局。在综合之后的网表文件利用布局/布线针对某一具体的器件进行逻辑映射操作,将其映射操作(包括底层器件配置、逻辑分割、逻辑优化、布线等操作)配置于目标器件中。

(4)仿真。在EDA设计中重要的步骤就是仿真,即是下载编程前,利用EDA工具对适配产生的结果进行模拟。在EDA设计过程中仿真可分为两种不同级别的仿真测试,即时序仿真和功能仿真。其中,时序仿真是完全考虑了器件的硬件特性,并根据适配器产生的网表文件进行仿真,仿真精度较高,因为它接近于器件的真实运行。功能仿真不会考虑到硬件特性,对设计者所描述的逻辑功能进行仿真,且完全满足设计者的要求。

(5)编程下载。通过仿真验证设计完成后,采用Byteblaster下载线以JTAG方式将适配生成的下载或配置文件下载至FPGA/CPLD器件内,方便于硬件的调试和验证。

上述步骤完成后,将统一对整个硬件系统进行测试,以便发现设计中的问题,得到及时的解决。

图1EDA技术设计流程图

3EDA技术的优势及在数字电路课程设计中的应用

由于初学阶段对硬件电路的功能及特性的不熟悉,导致在连接电路时易出错,在检查错误过程中也会浪费大量的时间和精力,一旦出错,将导致电路出现一些不正常或无法预知的实验结果,使实验失败,甚至还可能会出现损坏电路、实验测试仪器及一些无法预测的安全事故。引入EDA后的数字电路实验可通过用硬件描述语言去描述电路的功能,将硬件采用“软件”的方式去描述,大大降低了设计时间及设计难度。“自顶向下”的设计理念始终贯穿于EDA设计中,而人们也习惯于这种思维方式,因此电路设计的逻辑性较强,同时也便于学习思维的发展和提高。

千亿体育官网 传统的数字电路采用的是TTL逻辑器件进行设计连线,由于实验条件受限,且随着实验教学年限的增加,实验室设备的损坏、老化,需要定期的更新与维护,才能保证正常实验的进行。而电子技术的发展和更新日新月异,实验室的设备需要紧跟时代的步伐进行更新换代,多数学校设备的更新都不能紧跟技术的发展,将直接影响到学生对新知识的掌握,传统实验的不足可由EDA仿真软件弥补,只需在计算机实验室安装EDA软件即可。当学生熟练的掌握了EDA技术之后,可缩短数字电路实验的时间,对于所描述出的电路更容易进行修改与调试,也能激发学生的兴趣,这种将理论与实践联系起来的方式对于理论知识的掌握有很大的帮助。由于EDA技术十分广博,在课堂学习之外还留给学生更多的想象空间,学生可通过自主创新,提高对数字电路的创新能力。

下面以设计一个五进制加法计数器为例来讨论EDA在数字逻辑电路实验中的具体应用。在此设计一个带有复位端的计数器,端口分别为:clk(时钟,输入端,位宽为1),res(复位,输入端,位宽为1),cnt[2,0](计数端,输出端,位宽为3)。时钟clk为上升沿触发,复位res低有效,计数端cnt[2,0]有效数据范围为3’b000~3’b100。程序流程图如图2所示。

千亿体育官网 图2五进制计数器流程图

通过对五进制计数器的分析,用VerilogHDL描述出功能后,在QuartusII11.0软件上联合Modelsim进行仿真后,得到如图3所示的仿真波形。

图3五进制加法计数器仿真波形

通过波形图我们可以看出,所设计的逻辑功能和设计要求完全一致,通过QuartusII11.0综合后的电路图如图4所示,我们可以观察出五进制计数器有哪些基本的逻辑器件所组成,将设计的项目通过QuartusII11.0软件下载/配置到相对应的实验箱,学生可以很直观的观察到计数器的逻辑功能。

千亿体育官网 图4五进制计数器综合电路图

我们必须熟悉各个逻辑器件以及要设计出的电路图的具体的组成,才能构造出总的电路图,而对于EDA技术我们只要了解了它的功能,根据它的功能用硬件语言描述出来,通过软件的综合后就可以得到对应的电路图。尤其是对于一些复杂的电路,利用EDA技术比传统的实验教学更简单方便,更易掌握。

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CD4060B-MIL CMOS 14 级纹波进位二进制计数器/除法器和振荡器

CD40193B-MIL CMOS 可预设置的二进制加/减计数器(具有双时钟和复位功能)

CD40192b可​​预置BCD向上/向下计数器和CD40193B可预设二进制向上/向下计数器均由4个同步时钟控制的门控“D”型触发器组成作为一个柜台。输入包括4个独立的阻塞线,一个PRESET \ ENABLE \控制,单独的CLOCK UP和CLOCK DOWN信号以及一个主RESET。提供四个缓冲Q信号输出以及用于多级计数方案的CARRY \和BORROW \输出。 计数器被清零,以便所有输出在RESET线上处于低电平状态。 RESET与时钟异步完成。当PRESET \ ENABLE \控制为低电平时,每个输出都可以与相应的卡纸输入电平的时钟异步编程。 计数器在CLOCK UP信号的正时钟沿计数一个计数如果CLOCK DOWN线为高电平。如果CLOCK UP线为高电平,计数器会对CLOCK DOWN信号的正时钟沿计数递减计数。 CARRY \和BORROW \信号为高电平,计数器向上或向下计数。在计数器达到计数模式下的最大计数后,CARRY \信号在半个时钟周期内变为低电平。在计数器达到倒计数模式下的最小计数后,BORROW \信号在半个时钟周期内变为低电平。通过将BORROW \和CARRY \输出分别连接到后续计数器...
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CD40193B-MIL CMOS 可预设置的二进制加/减计数器(具有双时钟和复位功能)

CD40161B-MIL 具有异步清零功能的 CMOS 同步可编程 4 位二进制计数器

CD40160B,CD40161B,CD40162B和CD40163B是4位同步可编程计数器。 CD40162B和CD40163B的CLEAR功能是同步的,CLEAR \输入的低电平在下一个正的CLOCK边沿将所有四个输出设置为低电平。 CD40160B和CD40161B的CLEAR功能是异步的,CLEAR \输入的低电平将所有四个输出设置为低电平,而不管CLOCK,LOAD \或ENABLE输入的状态如何。 LOAD \输入的低电平禁用计数器,并使输出与下一个CLOCK脉冲后的设置数据一致,无论ENABLE输入的条件如何。 进位预测电路提供用于n位同步应用的级联计数器,无需额外的门控。完成此功能的工具有两个计数使能输入和一个进位输出(C OUT )。当PE和TE输入均为高电平时,计数启用。 TE输入被前馈以使能C OUT 。该使能输出产生正输出脉冲,其持续时间约等于Q1输出的正部分。该正溢出进位脉冲可用于实现连续级联级。当时钟为高电平或低电平时,可能会发生PE或TE输入的逻辑转换。 CD40160B类型采用16引脚密封双列直插式陶瓷封装(F3A后缀)。 CD40161B型采用16引脚密封双列直插式陶瓷封装(F3A后缀),16引脚双列直插塑料封装(E后...
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CD40161B-MIL 具有异步清零功能的 CMOS 同步可编程 4 位二进制计数器

CD4518B-MIL CMOS 双路 BCD 加计数器

CD4518双BCD上行计数器和CD4520双二进制上行计数器均由两个相同的内部同步4级计数器组成。计数器级是D型触发器,具有可互换的CLOCK和ENABLE线,用于递增正向或负向转换。对于单机操作,ENABLE输入保持高电平,计数器在CLOCK的每个正向转换时前进。计数器在其RESET线上被高电平清零。 通过将Q4连接到后续计数器的使能输入,同时后者的CLOCK输入保持低电平,可以在纹波模式下级联计数器。 CD4518B和CD4520B型采用16引脚密封双列直插陶瓷封装(F3A后缀),16引脚双列直插塑料封装(E后缀),16引脚小型-outline包(M,M96和NSR后缀)和16引脚薄收缩小外形封装(PW和PWR后缀)。 特性 中速操作 - 10 V时的6 MHz典型时钟频率 正或负 - 边沿触发 同步内部进位传播 100%测试20 V时的静态电流 在整个封装温度下,18 V时的最大输入电流为1μA范围;在18 V和25°C下100 nA 噪声容限(在整个封装温度范围内): 1 V,V DD = 5 V 2 V V DD = 10 V 2.5 V V DD = 15 V 5 V,10 V和15 V参数额定值 标准化,对称输出特性 符合JEDEC暂定标准No. 13B的所有...
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CD4518B-MIL CMOS 双路 BCD 加计数器

CD54HC161 具有异步复位的高速 CMOS 逻辑 4 位二进制计数器

?? HC161,?? HCT161,?? HC163和?? HCT163是可预设的同步计数器,具有先行进位逻辑,可用于高电平高速计数应用程序。 ?? HC161和?? HCT161分别是异步复位十进制和二进制计数器; ?? HC163和?? HCT163器件分别是十进制和二进制计数器,它们与时钟同步复位。计数和并行预置都与时钟的负到正转换同步完成。 同步并行使能输入SPE的低电平禁用计数操作并允许P0到P3的数据输入要加载到计数器中(前提是满足SPE的建立和保持要求)。 所有计数器在主复位输入MR上以低电平复位。在?? HC163和?? HCT163计数器(同步复位类型)中,必须满足相对于时钟的建立和保持时间要求。 每个计数器中有两个计数使能,PE和TE提供n位级联。在所有计数器中,无论SPE \,PE和TE输入的电平(以及时钟输入,CP,在?? HC161和?? HCT161类型中)都会发生复位操作。 如果是十年计数器当电源被施加电源时,它被预置为非法状态或呈现非法状态,它将以一个计数返回到正常序列,如状态图所示。 先行进位功能简化了串行级联计数器。两个计数使能输入(PE和TE)必须为高才能计数。 TE输入通过所有四个级的Q输出进行门控,以便在最大计数时,终...
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CD54HC161 具有异步复位的高速 CMOS 逻辑 4 位二进制计数器

CD54AC283 具有快速进位的 4 位二进制全加器

具有快速进位的?? AC283和?? ACT283 4位二进制加法器,采用先进的CMOS逻辑技术。如果总和超过15,这些器件会添加两个4位二进制数并生成进位。 由于add函数的对称性,该器件可与所有高电平有效操作数一起使用(正逻辑)或所有低电平有效操作数(负逻辑)。使用正逻辑时,如果没有进位,则必须将进位输入连接为低电平。 特性 缓冲输入 超过2kV ESD保护MIL-STD-883,方法3015 SCR -Lackup-Resistant CMOS工艺和电路设计 双极FAST ?? /AS /S速度显着降低功耗 平衡传播延迟 AC类型具有1.5V至5.5V的工作电压和30%供电时的平衡噪声抗扰度 ±24mA输出驱动电流 - 扇出至15 FAST ??集成电路 - 驱动器50 传输线 表征操作来自?? 40°至85°C FAST ??是Fairchild Semiconductor的商标。 参数 与其它产品相比 计数器/运算器/奇偶校验功能产品   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Voltage (Nom) (V) F @ Nom Voltage (Max) (Mhz) ICC @ Nom Voltage (Max) (mA) tpd @ Nom Voltage (Max) (ns) IOL (Max) (mA) ...
发表于 11-02 19:21 28次 阅读
CD54AC283 具有快速进位的 4 位二进制全加器

CD4516B-MIL CMOS 可预设置的二进制加/减计数器

CD4510B可预置BCD向上/向下计数器和CD4516可预置二进制向上/向下计数器由四个同步时钟控制的D型触发器组成(带有门控结构)提供T型触发器功能)作为计数器连接。这些计数器可以通过RESET线上的高电平清除,并且可以通过PRESET ENABLE线上的高电平预设为卡纸输入上的任何二进制数。 CD4510B将在向上模式下最多两个时钟脉冲计数非BCD计数器状态,在向下模式下最多四个时钟脉冲。 如果保持CARRY-IN输入低电平,计数器在每个正向时钟转换时上升或下降。同步级联是通过并联所有时钟输入并将不太重要的级的CARRY-OUT连接到更重要级的CARRY-IN来实现的。 CD4510B和CD4516B可以级联在纹波中通过将CARRY-OUT连接到下一级的时钟来实现模式。如果在终端计数期间UP /DOWN输入发生变化,则必须使用时钟门控CARRY-OUT,并且在时钟为高电平时必须更改UP /DOWN输入。该方法为随后的计数阶段提供干净的时钟信号。 (见图15)。 这些器件类似于MC14510和MC14516。 CD4510B和CD4516B类型采用16引脚双列直插塑料封装( E后缀),16引脚小外形封装(NSR后缀)和16引脚薄缩小外...
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CD4516B-MIL CMOS 可预设置的二进制加/减计数器

CD4017B-MIL 具有 10 个解码输出的 CMOS 十进制计数器

CD4017B和CD4022B分别是具有10和8个解码输出的5级和4级Johnson计数器。输入包括CLOCK,RESET和CLOCK INHIBIT信号。 CLOCK输入电路中的施密特触发器动作提供脉冲整形,允许无限制的时钟输入脉冲上升和下降时间。 如果CLOCK INHIBIT信号为低电平,这些计数器在正时钟信号转换时提前一位计数。当CLOCK INHIBIT siganl为高电平时,禁止通过时钟线的计数器前进。高RESET信号将计数器清零至零计数。 Johnson计数器配置的使用允许高速操作,2输入解码门控和无尖峰解码输出。提供防锁定门控,从而确保正确的计数顺序。解码输出通常为低并且仅在它们各自的解码时隙处变高。每个解码输出在一个完整时钟周期内保持高电平。 CAR40-B信号在CD4017B中每10个时钟输入周期或CD4022B中每8个时钟输入周期完成一次,用于在多器件计数链中对后续器件进行纹波时钟。 CD4017B和CD4022B采用16引脚密封双列直插式陶瓷封装(F3A后缀),16引脚双列直插塑料封装(E后缀),16引脚小外形封装(NSR后缀)和16引脚薄收缩小外形封装(PW和PWR后缀)。 CD4017B类型还提供16引脚小外形封装(M和M9...
发表于 11-02 19:21 122次 阅读
CD4017B-MIL 具有 10 个解码输出的 CMOS 十进制计数器

CD54ACT283 具有快速进位的 4 位二进制全加器

具有快速进位的?? AC283和?? ACT283 4位二进制加法器,采用先进的CMOS逻辑技术。如果总和超过15,这些器件会添加两个4位二进制数并生成进位。 由于add函数的对称性,该器件可与所有高电平有效操作数一起使用(正逻辑)或所有低电平有效操作数(负逻辑)。使用正逻辑时,如果没有进位,则必须将进位输入连接为低电平。 特性 缓冲输入 超过2kV ESD保护MIL-STD-883,方法3015 SCR -Lackup-Resistant CMOS工艺和电路设计 双极FAST ?? /AS /S速度显着降低功耗 平衡传播延迟 AC类型具有1.5V至5.5V的工作电压和30%供电时的平衡噪声抗扰度 ±24mA输出驱动电流 - 扇出至15 FAST ??集成电路 - 驱动器50 传输线 表征操作来自?? 40°至85°C FAST ??是Fairchild Semiconductor的商标。 参数 与其它产品相比 计数器/运算器/奇偶校验功能产品   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Voltage (Nom) (V) F @ Nom Voltage (Max) (Mhz) ICC @ Nom Voltage (Max) (mA) tpd @ Nom Voltage (Max) (ns) IOL (Max) (mA) ...
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CD54ACT283 具有快速进位的 4 位二进制全加器

CD4018B-MIL CMOS 可预设置 N 分频计数器

CD4018B类型包括5个Johnson-Counter阶段,每个阶段的缓冲Q输出和计数器预设控制选通。提供时钟,复位,数据,预设启用和5个单独的JAM输入。通过将Q \ 5,Q \ 4,Q \ 3,Q \ 2,Q \ 1信号分别馈送回DATA输入,可以实现10,8,6,4或2个计数器配置的除法。通过使用CD4011B来控制到DATA输入的反馈连接,可以实现9,7,5或3个除计数器配置。通过使用多个CD4018B单元可以实现大于10的除法功能。计数器在正时钟信号转换时提前计数一次。时钟线上的施密特触发器动作允许无限制的时钟上升和下降时间。高RESET信号将计数器清零至全零状态。高PRESET-ENABLE信号允许JAM输入信息预设计数器。提供防锁定门控以确保正确的计数顺序。 CD4018B型采用16引脚密封双列直插式陶瓷封装(F3A后缀),16引脚双列直插式塑料封装(E后缀),16引脚小外形封装(M,M96,MT和NSR后缀),以及16引脚薄型收缩小外形封装(PW和PWR后缀)。 特性 中速运行???? 10 MHz(典型值)V DD ?? V SS = 10 V 完全静态工作 100%测试20 V时的静态电流 标准化,对称输出特性 5 V,10 V和15 V参数额定值 在整个封装温...
发表于 11-02 19:21 70次 阅读
CD4018B-MIL CMOS 可预设置 N 分频计数器

CD54HC192 高速 CMOS 逻辑可预设的同步 4 位 BCD 码十进制加/减计数器

?? HC192,?? HC193和?? HCT193分别是异步预置的BCD十进制和二进制向上/向下同步计数器。 < p>将计数器预设为预设数据输入(P0-P3)上的数字是通过LOW异步并行负载输入(PL)来完成的。计数器在Clock-Up输入的低到高转换(和Clock-Down输入的高电平)上递增,并在Clock-Down输入的低到高转换时递减(和高电平时钟输入)。 MR输入的高电平会覆盖任何其他输入,以将计数器清零为零状态。终端向上计数(进位)在达到零计数之前的半个时钟周期内变为低电平,并在零计数时返回高电平。倒计数模式下的终端倒计数(借用)同样在最大计数之前的半个时钟周期内变低(192中的9和193中的15)并且在最大计数时返回高。通过将较低有效计数器的进位和借位输出分别连接到下一个最重要的计数器的Clock-Up和CLock-Down输入来实现级联。 如果存在十进制计数器非法状态或在接通电源时采取非法状态,它将按一个计数返回正常顺序,如状态图所示。 特性 同步计数和异步加载 N位级联的两个输出 前瞻进行高速计数 扇出(超温范围) 标准输出。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 10 LSTTL负载 总线驱动器输出。 。 。 。 。 。 。 。 。...
发表于 11-02 19:21 150次 阅读
CD54HC192 高速 CMOS 逻辑可预设的同步 4 位 BCD 码十进制加/减计数器

CD40192B-MIL CMOS 可预置 BCD 加/减计数器(具有重置功能的双时钟)

CD40192b可​​预置BCD向上/向下计数器和CD40193B可预设二进制向上/向下计数器均由4个同步时钟控制的门控“D”型触发器组成作为一个柜台。输入包括4个独立的阻塞线,一个PRESET \ ENABLE \控制,单独的CLOCK UP和CLOCK DOWN信号以及一个主RESET。提供四个缓冲Q信号输出以及用于多级计数方案的CARRY \和BORROW \输出。 计数器被清零,以便所有输出在RESET线上处于低电平状态。 RESET与时钟异步完成。当PRESET \ ENABLE \控制为低电平时,每个输出都可以与相应的卡纸输入电平的时钟异步编程。 计数器在CLOCK UP信号的正时钟沿计数一个计数如果CLOCK DOWN线为高电平。如果CLOCK UP线为高电平,计数器会对CLOCK DOWN信号的正时钟沿计数递减计数。 CARRY \和BORROW \信号为高电平,计数器向上或向下计数。在计数器达到计数模式下的最大计数后,CARRY \信号在半个时钟周期内变为低电平。在计数器达到倒计数模式下的最小计数后,BORROW \信号在半个时钟周期内变为低电平。通过将BORROW \和CARRY \输出分别连接到后续计数器...
发表于 11-02 19:21 240次 阅读
CD40192B-MIL CMOS 可预置 BCD 加/减计数器(具有重置功能的双时钟)

CD54ACT163 具有同步复位的同步可预设的二进制计数器

?? ACT163器件是4位二进制计数器。这些同步可预设计数器具有内部进位前瞻功能,适用于高速计数设计。通过使所有触发器同时计时以使得输出在由计数使能(ENP,ENT)输入和内部门控指示时彼此一致地改变来提供同步操作。这种工作模式消除了通常与同步(纹波时钟)计数器相关的输出计数尖峰。缓冲时钟(CLK)输入触发时钟波形上升(正向)边沿的四个触发器。 计数器完全可编程;也就是说,它们可以预设为0到9或15之间的任何数字。预设是同步的;因此,在负载输入处设置低电平会禁用计数器,并使输出在下一个时钟脉冲之后与设置数据一致,无论使能输入的电平如何。 清除功能是同步。无论使能输入的电平如何,清零(CLR)\输入的低电平都会在CLK的下一次低电平到高电平转换后将所有四个触发器输出设置为低电平。这种同步清除允许通过解码Q输出以获得所需的最大计数来容易地修改计数长度。用于解码的门的低电平有效输出连接到CLR \以同步清除计数器0000(LLLL)。 进位超前电路为n位同步应用提供级联计数器没有额外的门控。 ENP,ENT和纹波进位输出(RCO)有助于实现此功能。 ENP和ENT都必须高计数,并且ENT被前馈以启用RCO。...
发表于 11-02 19:20 81次 阅读
CD54ACT163 具有同步复位的同步可预设的二进制计数器

CD4029B-MIL CMOS 可预设置的加/减计数器

CD4029B由一个四级二进制或BCD十进制加/减计数器组成,在两种计数模式下均提供先行进位。输入包括单个CLOCK,CARRY-IN \(CLOCK ENABLE \),BINARY /DECADE,UP /DOWN,PRESET ENABLE和四个单独的JAN信号,Q1,Q2,Q3,Q4和一个CARRY OUT \信号作为输出。 高PRESET ENABLE信号允许JAM INPUTS信息将计数器预设为与时钟异步的任何状态。当每个JAM线为低电平时,当PRESET-ENABLE信号为高电平时,将计数器复位为零计数。当CARRY-IN \和PRESET ENALBE信号为低电平时,计数器在时钟正跳变时前进一次。当CARRY-IN \或PRESET ENABLE信号为高电平时,进程被禁止。 CARRY-OUT \信号通常为高电平,当计数器在UP模式下达到最大计数或在DOWN模式下达到最小计数时,如果CARRY-IN \信号为低电平,则变为低电平。处于低状态的CARRY-IN \信号因此可以被认为是CLOCK ENABLE \。不使用时,CARRY-IN \端子必须连接到V SS 。 当BINARY /DECADE输入为高电平时,完...
发表于 11-02 19:20 98次 阅读
CD4029B-MIL CMOS 可预设置的加/减计数器

CD4020B-MIL CMOS 14 级纹波进位二进制计数器/除法器

CD4020B,CD4024B和CD4040B是纹波进位二进制计数器。所有计数器阶段都是主从触发器。计数器的状态对每个输入脉冲的负转变进行一次计数; RESET线上的高电平将计数器重置为全零状态。输入脉冲线上的施密特触发器动作允许无限制的上升和下降时间。所有输入和输出均经过缓冲。 CD4020B和CD4040B型采用16引脚密封双列直插式陶瓷封装(F3A后缀),16引脚双列直插塑料封装(E后缀),16引脚小外形封装(NSR后缀)和16引脚薄收缩小外形封装(PW和PWR后缀)。 CD4040B型还提供16引脚小外形封装(M和M96后缀)。 CD4024B类型采用14引脚密封双列直插陶瓷封装(F3A后缀), 14引脚双列直插塑料封装(E后缀),14引脚小外形封装(M,MT,M96和NSR后缀),以及14引脚薄型收缩小外形封装(PW和PWR后缀) 。 特性 中速操作 完全静态操作 缓冲输入和输出 100%测试20 V时的静态电流 标准化,对称输出特性 完全静态操作 常用复位 5V,10V和15V参数额定值 在整个封装温度范围内,18 V时的最大输入电流为1μA;在18 V和25°C下100 nA 噪声容限(在整个封装温度范围内): V DD = 5 V时为1 V 2 V at ...
发表于 11-02 19:20 236次 阅读
CD4020B-MIL CMOS 14 级纹波进位二进制计数器/除法器

SN74HC4060-Q1 汽车类 14 级异步二进制计数器和振荡器

HC4060-Q1器件包含一个振荡器部分和14个纹波进位二进制计数器级。此振荡器配置可实现RC-或者晶体振荡器电路设计。时钟(CLKI)输入上的高到低转换增加了计数器的值。清除(CLR)输入上的高电平会关闭振荡器( CLKO 变为高电平而CLKO变为低电平)并且将计数器复位清零(所有的Q输出为低电平)。 特性 符合汽车应用要求 2V至6V的宽运行电压范围 输出可驱动多达10个低功耗肖特基晶体管逻辑电路(LSTTL)负载 低功耗,I CC 最大80μA t pd 典型值= 14 ns ±4mA输出驱动(在5V时间) 低输出电流,最大值1μA 实现相移振荡电路(RC) - 或者晶体振荡器电路的设计 参数 与其它产品相比 计数器/算术/奇偶校验功能   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Voltage (Nom) (V) F @ Nom Voltage (Max) (Mhz) ICC @ Nom Voltage (Max) (mA) tpd @ Nom Voltage (Max) (ns) IOL (Max) (mA) IOH (Max) (mA) Function Type Rating Operating Temperature Range (C) Pin/Package   var ...
发表于 10-16 10:08 94次 阅读
SN74HC4060-Q1 汽车类 14 级异步二进制计数器和振荡器
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